Verilog Ad Alanları: Kapsam ve Modülerliği Anlamak

🌐 Verilog’da İsim Alanları (Namespaces)

#

Verilog düz (flat), modül tabanlı bir isim alanı yapısı kullanır. Bu şu anlama gelir:

• Aynı kapsam içinde tanımlayıcılar benzersiz olmalıdır

• Her modül ayrı bir isim alanı oluşturur

• Bir modül içinde şu tanımlar yer alabilir:

  • Yerel değişkenler
  • Giriş/çıkış portları
  • İç wire ve reg sinyalleri

SystemVerilog’daki gibi iç içe fonksiyonlar ya da paket desteği yoktur.

🧠 Örnek:

#

module ALU;
  reg [3:0] result;   // Sadece bu modül içinde görünür
endmodule

module top;
  wire [3:0] result;  // Farklı bir 'result'
endmodule

İki modül de result içeriyor olabilir; portlar aracılığıyla bağlanmadıkça birbirlerinden bağımsızdırlar.