Sentez

🏗️ Sentez (Synthesis) Nedir?

#

Sentez, RTL seviyesindeki Verilog kodunun, fiziksel donanıma (FPGA veya ASIC) eşlenecek bir kapı seviyesi netliste dönüştürülmesi sürecidir.

🔧 Sentez sırasında olanlar:

#

• always ve assign blokları kapılara ve flip-floplara dönüştürülür
• Parametreler ve lojik ifadeler çözülür
• Alan, hız ve güç açısından optimizasyon uygulanır

⚠️ Sentezlenebilir Kodda Kaçınılması Gereken Yapılar

#

🎨 RTL Kodlama Tarzının Senteze Etkisi

#

✅ Doğru Uygulamalar:

#

• Ardışıl mantık için always @(posedge clk) + <= (non-blocking) kullanın
• Kombinasyonel mantık için always @(*) + = (blocking) kullanın
• Tüm çıkışlara atama yapın — aksi takdirde latch oluşabilir
• Duyarlılık listelerini tam tutun veya (*) kullanın

❌ Kötü Uygulamalar:

#

• Aynı blokta = ve <= karıştırmak
• Kısmi atamalar → latch oluşturabilir
• Simülasyon yapılarını sentez kodunda kullanmak

❗ Örnek: İstenmeyen Latch Türetimi

#

always @(*) begin
  if (en)
    y = a;  // eğer en false ise latch oluşur
end

✅ Doğru sürüm:

always @(*) begin
  if (en)
    y = a;
  else
    y = 0;
end

🔁 Özet Tablosu

#