↓Ana içeriğe geç
Axolotl
TR

EN

TR

Verilog Sentezi: RTL'den Kapı Seviyesi Netlist'e

· loading · loading · ·
Kerim Turak
Donanım Tasarımı Verilog Sentez RTL Tasarımı Kapı Seviyesi Netlist FPGA Tasarım ASIC Tasarım
Donanım Tasarımı
Yazar
Kerim Turak
Digital IC Design & Verification Engineer
Table of Contents
Verilog HDL Serisi - This article is part of a series.
Part 1: Verilog'a Giriş: Dijital Tasarım Temelleri
Part 2: Verilog Tasarım Metodolojileri ve Modelleme Stilleri
Part 3: Donanım Tasarımında Soyutlama Seviyeleri
Part 4: Verilog Veri Tipleri, Mantık Değerleri ve Diziler Açıklamalı
Part 5: Verilog Modülleri, Portları, Atamaları ve En İyi Uygulamaları
Part 6: Verilog initial Bloğu: Testbench ve Simülasyon Temelleri
Part 7: Verilog Kontrol Akışı: if, case, Döngüler ve RTL Kuralları
Part 8: Verilog generate Bloğu: Parametrik Donanım Tasarımı
Part 9: Verilog Atamaları: Prosedürel ve Sürekli Atama Farkları
Part 10: Verilog Blocking vs. Non-Blocking Atamalar
Part 11: Verilog Sözdizimi Genel Bakış: Dijital Tasarım Temelleri
Part 12: Verilog Parametreleri: Modülleri Yeniden Kullanılabilir ve Yapılandırılabilir Kılmak
Part 13: Verilog Task ve Function: HDL'de Yeniden Kullanılabilir Mantık
Part 14: Verilog Simülasyon Temelleri ve Testbench Tasarımı
Part 15: Verilog Gecikme Kontrolleri: #Gecikme, @Olay, Bekleme
Part 16: Verilog Sistem Fonksiyonları ve Görevleri: Simülasyon İçin
Part 17: Verilog Hiyerarşik Referans: Dahili Sinyallere Erişim
Part 18: This Article
Part 19: Verilog Derleyici Direktifleri ve Makrolar: Koşullu Derleme ve Kod Tekrarı
Part 20: Verilog Komut Satırı Girişi: Testbench Kontrolü İçin $plusargs
Part 21: Verilog Ad Alanları: Kapsam ve Modülerliği Anlamak
Part 22: Verilog VCD: Simülasyon Analizi İçin Dalga Formu Kaydı
Part 23: Verilog RTL Tasarım ve Testbench En İyi Uygulamaları

🏗️ Sentez (Synthesis) Nedir?
#

Sentez, RTL seviyesindeki Verilog kodunun, fiziksel donanıma (FPGA veya ASIC) eşlenecek bir kapı seviyesi netliste dönüştürülmesi sürecidir.

🔧 Sentez sırasında olanlar:
#

  • always ve assign blokları kapılara ve flip-floplara dönüştürülür
  • Parametreler ve lojik ifadeler çözülür
  • Alan, hız ve güç açısından optimizasyon uygulanır

⚠️ Sentezlenebilir Kodda Kaçınılması Gereken Yapılar
#

YapıSorun Nedir?Yerine Ne Kullanılmalı?
initial bloğuSentez desteklemezReset mantığı
#delaySadece simülasyon içindirSaatle çalışan always bloğu
$display, $monitorSentezlenemezSadece testbench içinde kullan
for, while (değişken sınır)Sonlu olmayabilirSabit aralıklı generate
Dinamik bellekDonanımda desteklenmezSabit boyutlu diziler kullanın

🎨 RTL Kodlama Tarzının Senteze Etkisi
#

✅ Doğru Uygulamalar:
#

  • Ardışıl mantık için always @(posedge clk) + <= (non-blocking) kullanın
  • Kombinasyonel mantık için always @(*) + = (blocking) kullanın
  • Tüm çıkışlara atama yapın — aksi takdirde latch oluşabilir
  • Duyarlılık listelerini tam tutun veya (*) kullanın

❌ Kötü Uygulamalar:
#

  • Aynı blokta = ve <= karıştırmak
  • Kısmi atamalar → latch oluşturabilir
  • Simülasyon yapılarını sentez kodunda kullanmak

❗ Örnek: İstenmeyen Latch Türetimi
#

always @(*) begin
  if (en)
    y = a;  // eğer en false ise latch oluşur
end

✅ Doğru sürüm:

always @(*) begin
  if (en)
    y = a;
  else
    y = 0;
end

🔁 Özet Tablosu
#

KonuDavranışsal SimKapı Seviyesi SimSentez
Simülasyon hızıHızlıYavaşUygulanmaz
RTL yapılarıKullanılırYassılaştırılırSentezlenebilir
Zaman modellemeYaklaşıkGerçekçiBelirlenmiş
Kullanım amacıİşlevsel testSon doğrulamaNetlist üretimi
Gecikme desteğiVar (#)Var (SDF)Yok
Verilog HDL Serisi - This article is part of a series.
Part 1: Verilog'a Giriş: Dijital Tasarım Temelleri
Part 2: Verilog Tasarım Metodolojileri ve Modelleme Stilleri
Part 3: Donanım Tasarımında Soyutlama Seviyeleri
Part 4: Verilog Veri Tipleri, Mantık Değerleri ve Diziler Açıklamalı
Part 5: Verilog Modülleri, Portları, Atamaları ve En İyi Uygulamaları
Part 6: Verilog initial Bloğu: Testbench ve Simülasyon Temelleri
Part 7: Verilog Kontrol Akışı: if, case, Döngüler ve RTL Kuralları
Part 8: Verilog generate Bloğu: Parametrik Donanım Tasarımı
Part 9: Verilog Atamaları: Prosedürel ve Sürekli Atama Farkları
Part 10: Verilog Blocking vs. Non-Blocking Atamalar
Part 11: Verilog Sözdizimi Genel Bakış: Dijital Tasarım Temelleri
Part 12: Verilog Parametreleri: Modülleri Yeniden Kullanılabilir ve Yapılandırılabilir Kılmak
Part 13: Verilog Task ve Function: HDL'de Yeniden Kullanılabilir Mantık
Part 14: Verilog Simülasyon Temelleri ve Testbench Tasarımı
Part 15: Verilog Gecikme Kontrolleri: #Gecikme, @Olay, Bekleme
Part 16: Verilog Sistem Fonksiyonları ve Görevleri: Simülasyon İçin
Part 17: Verilog Hiyerarşik Referans: Dahili Sinyallere Erişim
Part 18: This Article
Part 19: Verilog Derleyici Direktifleri ve Makrolar: Koşullu Derleme ve Kod Tekrarı
Part 20: Verilog Komut Satırı Girişi: Testbench Kontrolü İçin $plusargs
Part 21: Verilog Ad Alanları: Kapsam ve Modülerliği Anlamak
Part 22: Verilog VCD: Simülasyon Analizi İçin Dalga Formu Kaydı
Part 23: Verilog RTL Tasarım ve Testbench En İyi Uygulamaları

Related

Verilog Atamaları: Prosedürel ve Sürekli Atama Farkları
· loading · loading
Kerim Turak
Donanım Tasarımı Verilog Atamaları Sürekli Atama Prosedürel Atama RTL Tasarımı Donanım Tanımlama Dili
Donanım Tasarımı
Verilog Kontrol Akışı: if, case, Döngüler ve RTL Kuralları
· loading · loading
Kerim Turak
Donanım Tasarımı Verilog Kontrol Akışı Verilog If-Else Verilog Case Verilog Döngüler RTL Tasarımı
Donanım Tasarımı
Donanım Tasarımında Soyutlama Seviyeleri
·208 kelime·1 dk· loading · loading
Kerim Turak
Donanım Tasarımı Donanım Soyutlama RTL Tasarımı Kapı Seviyesi Transistör Seviyesi Dijital Tasarım
Donanım Tasarımı
Verilog Ad Alanları: Kapsam ve Modülerliği Anlamak
· loading · loading
Kerim Turak
Donanım Tasarımı Verilog Ad Alanı Verilog Kapsam Modülerlik RTL Tasarımı Donanım Tanımlama Dili
Donanım Tasarımı
Verilog Blocking vs. Non-Blocking Atamalar
· loading · loading
Kerim Turak
Donanım Tasarımı Verilog Atamaları Blocking Atama NonBlocking Atama RTL Tasarımı Sıralı Mantık
Donanım Tasarımı
Verilog Parametreleri: Modülleri Yeniden Kullanılabilir ve Yapılandırılabilir Kılmak
· loading · loading
Kerim Turak
Donanım Tasarımı Verilog Parametreleri Yeniden Kullanılabilir Tasarım Yapılandırılabilir Modüller RTL Tasarımı Donanım Tanımlama Dili
Donanım Tasarımı