Hiyerarşik Referans

Hiyerarşik referanslar, alt modüllerde tanımlı sinyal veya instance’lara erişmeyi sağlar. Özellikle testbench, force/release işlemleri ve debug amaçlı kullanılır.

✅ Örnek:
#

top.dut.internal_reg = 8'hA5;  // Testbench'ten iç sinyale erişim

top: en üstteki (top-level) modül
dut: test edilen tasarımın instance adı
internal_reg: dut içinde tanımlı bir sinyal

⚡ `force` ve `release` — Simülasyonda Değer Zorlamak
#

Simülasyon sırasında bir sinyalin değerini geçici olarak zorlamak (override) için force, bu kontrolü geri bırakmak için release kullanılır.

force top.dut.internal_reg = 8'hFF;  // Sinyal değerini zorla
#100 release top.dut.internal_reg;   // Sinyali tekrar simülasyona bırak

Bu kullanım şu durumlar için faydalıdır:

Testbench’te iç durumları doğrudan ayarlamak
Hata senaryoları veya arıza enjeksiyonu simülasyonu
İç mantığı debug etmek

🔧 Kullanım Alanları
#

Simülasyonda sinyal değerlerini zorlamak
Portlarla dışarıya çıkmayan sinyalleri gözlemlemek
Alt modüllerle derinlemesine etkileşim kuran testbench yazmak

⚠️ force, release veya hiyerarşik referanslar sentezlenebilir kodlarda kullanılmamalıdır — bu kullanım modül soyutlamasını bozar ve sentezlenemez.

Verilog HDL Serisi - This article is part of a series.

Part 1: Verilog’a Giriş

Part 2: Verilog Tasarım Yaklaşımları ve Modelleme Stilleri

Part 3: Verilog’ta Tasarım Soyutlama Seviyeleri: Mimariden Transistöre ve Yerleşime

Part 4: Verilog Veri Tipleri

Part 5: Modül Tanımı, Kullanımı ve Yapılar

Part 6: Verilog’ta `initial` Bloklarının Kullanımı

Part 7: Kontrol Akışı

Part 8: Verilog’ta `generate` Blokları ile Parametrik Donanım

Part 9: Verilog'ta Procedural ve Continuous Atamalar

Part 10: Blocking ve Non-Blocking Atamalar

Part 11: Verilog Sözdizimi