↓Ana içeriğe geç

Verilog Hiyerarşik Referans: Dahili Sinyallere Erişim

26 Mayıs 2025· loading · loading · ·

Kerim Turak

Donanım Tasarımı Verilog Hiyerarşik Referans Force Release Testbench Simülasyon Hata Ayıklama Donanım Doğrulama

Donanım Tasarımı

Yazar

Digital IC Design & Verification Engineer

Table of Contents

Table of Contents

Verilog HDL Serisi - This article is part of a series.

Part 1: Verilog'a Giriş: Dijital Tasarım Temelleri

Part 2: Verilog Tasarım Metodolojileri ve Modelleme Stilleri

Part 3: Donanım Tasarımında Soyutlama Seviyeleri

Part 4: Verilog Veri Tipleri, Mantık Değerleri ve Diziler Açıklamalı

Part 5: Verilog Modülleri, Portları, Atamaları ve En İyi Uygulamaları

Part 6: Verilog initial Bloğu: Testbench ve Simülasyon Temelleri

Part 7: Verilog Kontrol Akışı: if, case, Döngüler ve RTL Kuralları

Part 8: Verilog generate Bloğu: Parametrik Donanım Tasarımı

Part 9: Verilog Atamaları: Prosedürel ve Sürekli Atama Farkları

Part 10: Verilog Blocking vs. Non-Blocking Atamalar

Part 11: Verilog Sözdizimi Genel Bakış: Dijital Tasarım Temelleri

Part 12: Verilog Parametreleri: Modülleri Yeniden Kullanılabilir ve Yapılandırılabilir Kılmak

Part 13: Verilog Task ve Function: HDL'de Yeniden Kullanılabilir Mantık

Part 14: Verilog Simülasyon Temelleri ve Testbench Tasarımı

Part 15: Verilog Gecikme Kontrolleri: #Gecikme, @Olay, Bekleme

Part 16: Verilog Sistem Fonksiyonları ve Görevleri: Simülasyon İçin

Part 17: This Article

Part 18: Verilog Sentezi: RTL'den Kapı Seviyesi Netlist'e

Part 19: Verilog Derleyici Direktifleri ve Makrolar: Koşullu Derleme ve Kod Tekrarı

Part 20: Verilog Komut Satırı Girişi: Testbench Kontrolü İçin $plusargs

Part 21: Verilog Ad Alanları: Kapsam ve Modülerliği Anlamak

Part 22: Verilog VCD: Simülasyon Analizi İçin Dalga Formu Kaydı

Part 23: Verilog RTL Tasarım ve Testbench En İyi Uygulamaları

🧭 Hiyerarşik Referans (Hierarchical Reference)
#

Hiyerarşik referanslar, alt modüllerde tanımlı sinyal veya instance’lara erişmeyi sağlar. Özellikle testbench, force/release işlemleri ve debug amaçlı kullanılır.

✅ Örnek:
#

top.dut.internal_reg = 8'hA5;  // Testbench'ten iç sinyale erişim

top: en üstteki (top-level) modül
dut: test edilen tasarımın instance adı
internal_reg: dut içinde tanımlı bir sinyal

⚡ `force` ve `release` — Simülasyonda Değer Zorlamak
#

Simülasyon sırasında bir sinyalin değerini geçici olarak zorlamak (override) için force, bu kontrolü geri bırakmak için release kullanılır.

force top.dut.internal_reg = 8'hFF;  // Sinyal değerini zorla
#100 release top.dut.internal_reg;   // Sinyali tekrar simülasyona bırak

Bu kullanım şu durumlar için faydalıdır:

Testbench’te iç durumları doğrudan ayarlamak
Hata senaryoları veya arıza enjeksiyonu simülasyonu
İç mantığı debug etmek

🔧 Kullanım Alanları
#

Simülasyonda sinyal değerlerini zorlamak
Portlarla dışarıya çıkmayan sinyalleri gözlemlemek
Alt modüllerle derinlemesine etkileşim kuran testbench yazmak

⚠️ force, release veya hiyerarşik referanslar sentezlenebilir kodlarda kullanılmamalıdır — bu kullanım modül soyutlamasını bozar ve sentezlenemez.

module top;
    dut u_dut();  // Instantiate DUT
endmodule

module dut;
    reg [7:0] internal_reg = 8'h00;
endmodule

module tb_hierarchical_ref;

    initial begin
        // Set internal signal using hierarchical reference
        force top.u_dut.internal_reg = 8'hFF;
        #10;
        $display("Forced value = %h", top.u_dut.internal_reg);

        // Release the override
        release top.u_dut.internal_reg;
        #10;
        $display("Released value = %h", top.u_dut.internal_reg);

        $finish;
    end

endmodule

Verilog HDL Serisi - This article is part of a series.

Part 1: Verilog'a Giriş: Dijital Tasarım Temelleri

Part 2: Verilog Tasarım Metodolojileri ve Modelleme Stilleri

Part 3: Donanım Tasarımında Soyutlama Seviyeleri

Part 4: Verilog Veri Tipleri, Mantık Değerleri ve Diziler Açıklamalı

Part 5: Verilog Modülleri, Portları, Atamaları ve En İyi Uygulamaları

Part 6: Verilog initial Bloğu: Testbench ve Simülasyon Temelleri

Part 7: Verilog Kontrol Akışı: if, case, Döngüler ve RTL Kuralları

Part 8: Verilog generate Bloğu: Parametrik Donanım Tasarımı

Part 9: Verilog Atamaları: Prosedürel ve Sürekli Atama Farkları

Part 10: Verilog Blocking vs. Non-Blocking Atamalar

Part 11: Verilog Sözdizimi Genel Bakış: Dijital Tasarım Temelleri

Part 12: Verilog Parametreleri: Modülleri Yeniden Kullanılabilir ve Yapılandırılabilir Kılmak

Part 13: Verilog Task ve Function: HDL'de Yeniden Kullanılabilir Mantık

Part 14: Verilog Simülasyon Temelleri ve Testbench Tasarımı

Part 15: Verilog Gecikme Kontrolleri: #Gecikme, @Olay, Bekleme

Part 16: Verilog Sistem Fonksiyonları ve Görevleri: Simülasyon İçin

Part 17: This Article

Part 18: Verilog Sentezi: RTL'den Kapı Seviyesi Netlist'e

Part 19: Verilog Derleyici Direktifleri ve Makrolar: Koşullu Derleme ve Kod Tekrarı

Part 20: Verilog Komut Satırı Girişi: Testbench Kontrolü İçin $plusargs

Part 21: Verilog Ad Alanları: Kapsam ve Modülerliği Anlamak

Part 22: Verilog VCD: Simülasyon Analizi İçin Dalga Formu Kaydı

Part 23: Verilog RTL Tasarım ve Testbench En İyi Uygulamaları

Related

Verilog Komut Satırı Girişi: Testbench Kontrolü İçin $plusargs

26 Mayıs 2025· loading · loading

Donanım Tasarımı Verilog Komut Satırı Plusargs Testbench Simülasyon Kontrolü Donanım Doğrulama

Donanım Tasarımı

Verilog Simülasyon Temelleri ve Testbench Tasarımı

26 Mayıs 2025· loading · loading

Donanım Tasarımı Verilog Simülasyon Testbench Timescale Simülasyon Bölgeleri Donanım Doğrulama

Donanım Tasarımı

Verilog Gecikme Kontrolleri: #Gecikme, @Olay, Bekleme

26 Mayıs 2025· loading · loading

Donanım Tasarımı Verilog Gecikme Olay Kontrolü Bekleme İfadesi Simülasyon Testbench

Donanım Tasarımı

Verilog Sistem Fonksiyonları ve Görevleri: Simülasyon İçin

26 Mayıs 2025· loading · loading

Donanım Tasarımı Verilog Sistem Fonksiyonları Verilog Görevler Simülasyon Testbench Rastgeleleştirme

Donanım Tasarımı

Verilog VCD: Simülasyon Analizi İçin Dalga Formu Kaydı

26 Mayıs 2025· loading · loading

Donanım Tasarımı Verilog VCD Dalga Formu Görüntüleme Simülasyon Analizi Testbench GTKWave

Donanım Tasarımı

Verilog initial Bloğu: Testbench ve Simülasyon Temelleri

26 Mayıs 2025· loading · loading

Donanım Tasarımı Verilog Initial Verilog Testbench Simülasyon Donanım Doğrulama Dijital Tasarım

Donanım Tasarımı