↓Ana içeriğe geç

SystemVerilog Assertion (SVA) Nedir ve Neden Kullanılır?

2 Haziran 2025· loading · loading · ·

Kerim Turak

Eğitim SystemVerilog Doğrulama SystemVerilog Assertion Doğrulama Formal Verification Concurrent Assertion Immediate Assertion SVA

Eğitim SystemVerilog Doğrulama

Yazar

Digital IC Design & Verification Engineer

Table of Contents

Table of Contents

SystemVerilog Tasarım Serisi - This article is part of a series.

Part 1: SystemVerilog Giriş

Part 2: SystemVerilog Veri Türleri

Part 3: SystemVerilog Logic Veri Türü

Part 4: SystemVerilog String Veri Türü

Part 5: SystemVerilog Enum Veri Tipi

Part 6: SystemVerilog Boyutsuz Literaller

Part 7: SystemVerilog Modülleri – Yapı, Örnekleme ve RTL İçin En İyi Uygulamalar

Part 8: SystemVerilog always_ff, always_comb ve always_latch Farkları – Güvenli RTL Kodlama

Part 9: SystemVerilog Diziler

Part 10: SystemVerilog Struct, Union ve Typedef Kullanımı – Kullanıcı Tanımlı Veri Tipleri

Part 11: SystemVerilog Döngüler ve Kontrol Akışı – for, while, foreach, repeat, break

Part 12: SystemVerilog Koşullu Yapılar – if-else, case, unique ve priority

Part 13: SystemVerilog'da Blocking ve Non-Blocking Atamalar – Farklar ve En İyi Kullanım

Part 14: SystemVerilog Task ve Function Yapıları

Part 15: SystemVerilog fork...join Yapısı – Paralel İşlem Mantığı

Part 16: SystemVerilog Interface – modport ve Clocking Block ile Modüler Bağlantı

Part 17: SystemVerilog Clocking Block – Testbench Zamanlama Kontrolü

Part 18: SystemVerilog Package Kullanımı – Yeniden Kullanılabilir Tipler ve Fonksiyonlar

Part 19: SystemVerilog let Kullanımı – RTL ve Assertions için Tekrar Kullanılabilir İfadeler

Part 20: SystemVerilog Rastgeleleştirme – $urandom, randcase ve randsequence

Part 21: SystemVerilog'da Süreçler Arası Senkronizasyon ve İletişim

Part 22: SystemVerilog'da Semaphores Kullanımı

Part 23: SystemVerilog'da Mailbox Kullanımı

Part 24: SystemVerilog'da Named Events Kullanımı

Part 25: SystemVerilog'da Nesne Yönelimli Programlama

Part 26: SystemVerilog'da İleri Nesne Yönelimli Programlama: Yapıcılar, Handle'lar ve Statik Üyeler

Part 27: SystemVerilog'da İleri OOP: Aggregation, Kalıtım ve Daha Fazlası

Part 28: SystemVerilog'da Polymorphism ve Sanallık (Virtuality)

Part 29: SystemVerilog: Sınıf Tabanlı Randomization ve Constraints

Part 30: SystemVerilog: Covergroups ve Coverage

Part 31: This Article

Part 32: SystemVerilog'da Boolean İfadeler ve Assertion Kullanımı

Part 33: Immediate Assertion

Part 34: SystemVerilog'da Concurrent Assertions Kullanımı

Part 35: SystemVerilog Assertions: Same Cycle ve Next Cycle İmplication

Part 36: SystemVerilog Sequence, Sequence Implication ve Kullanımı

Part 37: SystemVerilog Assertionlar: Delay, Repetition ve Status

Part 38: SystemVerilog'da cover directive kullanımı ve functional coverage

Part 39: SystemVerilog'da Property Reuse: Parametreler, Argümanlar ve Assertion Binding

🚀 SystemVerilog Assertion
#

SystemVerilog Assertions (SVA), donanım doğrulama sürecinde hataların erken tespiti ve tasarım davranışının formel olarak doğrulanması için kullanılan güçlü bir özelliktir. Assertion kavramı, bir devre veya sistemin belirli bir koşulu sağladığını ifade eder ve testbench veya tasarım içerisinde bu koşulların takibini yapmamızı sağlar.

SVA, hem simülasyon sırasında hata tespiti için dynamic assertion (simülasyon anında kontrol) hem de formal doğrulama (model checking) için static assertion (matematiksel kanıt) desteği sunar. Bu özellikleriyle SVA, testbench ve tasarım ortamlarını daha güvenilir ve bakımı kolay hale getirir.

🔎 SVA Nedir?
#

✅ SystemVerilog Assertion, SystemVerilog diline entegre edilmiş bir özelliktir ve devre davranışlarını zaman ve olay bazında tanımlayabilmemize olanak tanır. ✅ Assertionlar, immediate ve concurrent olmak üzere ikiye ayrılır:

Immediate Assertion: Kombinasyonel kontroller ve prosedürel bloklar içinde kullanılır. Hemen değerlendirilir ve simülasyon akışını etkilemez.
Concurrent Assertion: Saat sinyali ile birlikte, zamana bağlı koşulları kontrol eder ve always veya property yapısı içinde kullanılır.

🛠️ Neden Kullanılır?
#

SVA kullanmanın başlıca avantajları şunlardır:

Hata Tespiti: Tasarım hatalarını erken aşamada tespit ederek debug süresini kısaltır.
Davranış Doğrulama: Spesifikasyonlara uygun davranışı garantiler.
Formal Doğrulama Desteği: Model checking ile hataların bulunmasını sağlar.
Debug Kolaylığı: Assertion failure mesajları ile sorunları hızlıca izole etmeye yardımcı olur.

📌 Temel Kullanım Alanları
#

Protokol kontrolleri (ör. PCIe, AMBA)
Sinyal geçiş kontrolü (ör. reset senkronizasyonu)
FIFO/Buffer kontrolü (ör. overflow/underflow)
Pipeline ve handshake kontrolü
FSM geçişlerinin doğrulanması

SystemVerilog Tasarım Serisi - This article is part of a series.

Part 1: SystemVerilog Giriş

Part 2: SystemVerilog Veri Türleri

Part 3: SystemVerilog Logic Veri Türü

Part 4: SystemVerilog String Veri Türü

Part 5: SystemVerilog Enum Veri Tipi

Part 6: SystemVerilog Boyutsuz Literaller

Part 7: SystemVerilog Modülleri – Yapı, Örnekleme ve RTL İçin En İyi Uygulamalar

Part 8: SystemVerilog always_ff, always_comb ve always_latch Farkları – Güvenli RTL Kodlama

Part 9: SystemVerilog Diziler

Part 10: SystemVerilog Struct, Union ve Typedef Kullanımı – Kullanıcı Tanımlı Veri Tipleri

Part 11: SystemVerilog Döngüler ve Kontrol Akışı – for, while, foreach, repeat, break

Part 12: SystemVerilog Koşullu Yapılar – if-else, case, unique ve priority

Part 13: SystemVerilog'da Blocking ve Non-Blocking Atamalar – Farklar ve En İyi Kullanım

Part 14: SystemVerilog Task ve Function Yapıları

Part 15: SystemVerilog fork...join Yapısı – Paralel İşlem Mantığı

Part 16: SystemVerilog Interface – modport ve Clocking Block ile Modüler Bağlantı

Part 17: SystemVerilog Clocking Block – Testbench Zamanlama Kontrolü

Part 18: SystemVerilog Package Kullanımı – Yeniden Kullanılabilir Tipler ve Fonksiyonlar

Part 19: SystemVerilog let Kullanımı – RTL ve Assertions için Tekrar Kullanılabilir İfadeler

Part 20: SystemVerilog Rastgeleleştirme – $urandom, randcase ve randsequence

Part 21: SystemVerilog'da Süreçler Arası Senkronizasyon ve İletişim

Part 22: SystemVerilog'da Semaphores Kullanımı

Part 23: SystemVerilog'da Mailbox Kullanımı

Part 24: SystemVerilog'da Named Events Kullanımı

Part 25: SystemVerilog'da Nesne Yönelimli Programlama

Part 26: SystemVerilog'da İleri Nesne Yönelimli Programlama: Yapıcılar, Handle'lar ve Statik Üyeler

Part 27: SystemVerilog'da İleri OOP: Aggregation, Kalıtım ve Daha Fazlası

Part 28: SystemVerilog'da Polymorphism ve Sanallık (Virtuality)

Part 29: SystemVerilog: Sınıf Tabanlı Randomization ve Constraints

Part 30: SystemVerilog: Covergroups ve Coverage

Part 31: This Article

Part 32: SystemVerilog'da Boolean İfadeler ve Assertion Kullanımı

Part 33: Immediate Assertion

Part 34: SystemVerilog'da Concurrent Assertions Kullanımı

Part 35: SystemVerilog Assertions: Same Cycle ve Next Cycle İmplication

Part 36: SystemVerilog Sequence, Sequence Implication ve Kullanımı

Part 37: SystemVerilog Assertionlar: Delay, Repetition ve Status

Part 38: SystemVerilog'da cover directive kullanımı ve functional coverage

Part 39: SystemVerilog'da Property Reuse: Parametreler, Argümanlar ve Assertion Binding

Related

Immediate Assertion

2 Haziran 2025· loading · loading

Eğitim SystemVerilog Doğrulama SystemVerilog Assertion Verification Immediate Assertion Deferred Immediate Assertion Doğrulama

Eğitim SystemVerilog Doğrulama

SystemVerilog'da Boolean İfadeler ve Assertion Kullanımı

2 Haziran 2025· loading · loading

Eğitim SystemVerilog Doğrulama SystemVerilog Assertion Verification Doğrulama

Eğitim SystemVerilog Doğrulama

SystemVerilog Assertionlar: Delay, Repetition ve Status

2 Haziran 2025· loading · loading

Eğitim SystemVerilog Doğrulama SystemVerilog Assertion Verification Repetition Delay Overlap Go-to Repetition Assertion Status

Eğitim SystemVerilog Doğrulama

SystemVerilog Assertions: Same Cycle ve Next Cycle İmplication

2 Haziran 2025· loading · loading

Eğitim SystemVerilog Doğrulama SystemVerilog Assertion Verification Same Cycle Implication Next Cycle Implication Assertion Overlapping Fonksiyonlar

Eğitim SystemVerilog Doğrulama

SystemVerilog Sequence, Sequence Implication ve Kullanımı

2 Haziran 2025· loading · loading

Eğitim SystemVerilog Doğrulama SystemVerilog Assertion Verification Sequence Sequence Implication Overlapping Non-Overlapping Conditional Property Never Property $Rose $Fell Disable Iff

Eğitim SystemVerilog Doğrulama

SystemVerilog'da Concurrent Assertions Kullanımı

2 Haziran 2025· loading · loading

Eğitim SystemVerilog Doğrulama SystemVerilog Concurrent Assertions Property Default Clocking Doğrulama

Eğitim SystemVerilog Doğrulama