SystemVerilog Logic Veri Türü

🧠 logic Veri Türü Nedir?

#

SystemVerilog, Verilog’un miras aldığı iki ayrı sinyal türü olan wire ve reg arasındaki karmaşayı ortadan kaldırmak amacıyla yeni bir tür tanıttı: logic.

logic, hem prosedürel (sequential) hem de sürekli (continuous) atamaları destekleyen, 4 durumlu (0, 1, x, z) bir türdür.

🤯 reg vs wire Sorunu

#

Verilog’da:

• wire: sadece assign ile bağlanabilir.
• reg: always bloğunda kullanılabilir ama donanımsal olarak register olmak zorunda değildir.

Bu durum, yeni başlayanlar için kafa karıştırıcıdır çünkü:

• reg ismi “register” izlenimi verir, ama sentetik olarak bu her zaman doğru değildir.
• wire kullanımı RTL içinde always ile yapılamaz.

💡 logic Neden Tanıtıldı?

#

SystemVerilog’un hedefi:

• RTL yazımını sadeleştirmek
• tip sistemini güçlendirmek
• kodun okunuşunu ve sentezlenebilirliğini iyileştirmek idi.

logic sayesinde:

• Aynı tür ile hem RTL (always_ff) hem testbench (initial, always_comb) kodları yazılabilir.
• reg‘in anlam karmaşasından kurtulunur.
• Kod daha modüler ve sorunsuz sentezlenebilir hale gelir.

✅ Kullanım Örneği

#

module counter(
    input  logic clk,
    input  logic rst,
    output logic [3:0] count
);

    always_ff @(posedge clk or posedge rst) begin
        if (rst)
            count <= 0;
        else
            count <= count + 1;
    end

endmodule

logic [3:0] count hem assign hem always bloklarında kullanılabilir!

⚠️ Dikkat Edilmesi Gerekenler

#

• logic bir net türü değildir! Yani doğrudan birden fazla kaynaktan sürülemez.

  • Eğer çoklu sürücülü (multiple driver) bir sinyal gerekiyorsa, wire hâlâ kullanılmalıdır.

• Her logic sinyal, sentetik olarak bir reg veya flip-flop ile sonuçlanmaz; bu, kullanım bağlamına göre değişir.

🔖 Not – reg, wire ve logic Üzerine

#

📌 Özet

#

SystemVerilog’un logic türü:

✅ reg ve wire farkını ortadan kaldırır ✅ Modern RTL yazımını kolaylaştırır ✅ Hataları azaltır, kod okunabilirliğini artırır ✅ Hem sentez hem simülasyon dostudur