↓Ana içeriğe geç
Axolotl
TR

EN

TR

SystemVerilog

SystemVerilog'da Property Reuse: Parametreler, Argümanlar ve Assertion Binding
· loading · loading
Kerim Turak
Eğitim SystemVerilog Doğrulama SystemVerilog SVA Property Assertion Binding Parametreli Property Verification Reusable Property Testbench
Eğitim SystemVerilog Doğrulama
SystemVerilog'da cover directive kullanımı ve functional coverage
· loading · loading
Kerim Turak
Eğitim SystemVerilog Doğrulama SystemVerilog SVA Cover Assertion Verification Functional Coverage Testbench
Eğitim SystemVerilog Doğrulama
SystemVerilog Assertionlar: Delay, Repetition ve Status
· loading · loading
Kerim Turak
Eğitim SystemVerilog Doğrulama SystemVerilog Assertion Verification Repetition Delay Overlap Go-to Repetition Assertion Status
Eğitim SystemVerilog Doğrulama
UVM RAL Modeli ile Sequencer ve Monitor Bağlantısı
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM RAL Sequencer Monitor Predictor Register Verification SystemVerilog Testbench Doğrulama
Eğitim UVM Doğrulama
SystemVerilog Sequence, Sequence Implication ve Kullanımı
· loading · loading
Kerim Turak
Eğitim SystemVerilog Doğrulama SystemVerilog Assertion Verification Sequence Sequence Implication Overlapping Non-Overlapping Conditional Property Never Property $Rose $Fell Disable Iff
Eğitim SystemVerilog Doğrulama
UVM RAL Predictor Kullanımı: Register Modelini Senkronize Tutma
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM RAL Predictor Register Verification Bus Monitor SystemVerilog Testbench Doğrulama
Eğitim UVM Doğrulama
SystemVerilog Assertions: Same Cycle ve Next Cycle İmplication
· loading · loading
Kerim Turak
Eğitim SystemVerilog Doğrulama SystemVerilog Assertion Verification Same Cycle Implication Next Cycle Implication Assertion Overlapping Fonksiyonlar
Eğitim SystemVerilog Doğrulama
UVM RAL Register Modeli Oluşturma ve UVM Ortamına Entegrasyonu
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM RAL Register Modeling SystemVerilog Adapter Bus Interface Verification Doğrulama
Eğitim UVM Doğrulama
SystemVerilog'da Concurrent Assertions Kullanımı
· loading · loading
Kerim Turak
Eğitim SystemVerilog Doğrulama SystemVerilog Concurrent Assertions Property Default Clocking Doğrulama
Eğitim SystemVerilog Doğrulama
UVM RAL Register API Kullanımı: Frontdoor ve Backdoor Erişim
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM RAL Register Access Frontdoor Backdoor SystemVerilog Testbench Doğrulama
Eğitim UVM Doğrulama
Immediate Assertion
· loading · loading
Kerim Turak
Eğitim SystemVerilog Doğrulama SystemVerilog Assertion Verification Immediate Assertion Deferred Immediate Assertion Doğrulama
Eğitim SystemVerilog Doğrulama
UVM RAL: Bellek, Adres Haritası ve Daha Fazlası
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM RAL Register Abstraction Layer SystemVerilog Memory Adres Haritası Register Doğrulama
Eğitim UVM Doğrulama
SystemVerilog'da Boolean İfadeler ve Assertion Kullanımı
· loading · loading
Kerim Turak
Eğitim SystemVerilog Doğrulama SystemVerilog Assertion Verification Doğrulama
Eğitim SystemVerilog Doğrulama
UVM RAL (Register Abstraction Layer) Kullanımı ve Özellikleri
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM RAL Register Abstraction Layer Doğrulama SystemVerilog Register Modeling
Eğitim UVM Doğrulama
SystemVerilog Assertion (SVA) Nedir ve Neden Kullanılır?
· loading · loading
Kerim Turak
Eğitim SystemVerilog Doğrulama SystemVerilog Assertion Doğrulama Formal Verification Concurrent Assertion Immediate Assertion SVA
Eğitim SystemVerilog Doğrulama
UVM'de TLM Socket Kullanımı ve Örnek Kod
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM Doğrulama SystemVerilog TLM Socket Transaction Level Modeling
Eğitim UVM Doğrulama
UVM'de _decl Makrosu Kullanımı
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM Doğrulama SystemVerilog _Decl Makrosu Analysis Port
Eğitim UVM Doğrulama
UVM'de TLM FIFO, Analysis Port ve _decl Makrosu Kullanımı
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM Doğrulama SystemVerilog TLM FIFO Analysis Port
Eğitim UVM Doğrulama
UVM'de Blocking ve Non-blocking Put/Get Port Kullanımı
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM Doğrulama SystemVerilog Blocking Port Non-Blocking Port TLM
Eğitim UVM Doğrulama
UVM'de Transaction-Level Modeling (TLM) Nedir?
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM Doğrulama SystemVerilog TLM Veri İletişimi
Eğitim UVM Doğrulama
UVM'de Virtual Sequence, Virtual Sequencer, Sequence Library ve Sequence Arbitration
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM Doğrulama SystemVerilog Virtual Sequence Sequence Arbitration
Eğitim UVM Doğrulama
UVM'de Sequence Başlatma Yöntemleri
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM Doğrulama SystemVerilog Sequence Başlatma Objection Kullanımı
Eğitim UVM Doğrulama
UVM'de uvm_subscriber Kullanımı
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM Doğrulama SystemVerilog Uvm_subscriber Coverage Toplama
Eğitim UVM Doğrulama
UVM'de Konfigürasyon Sınıfları Kullanımı
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM Doğrulama SystemVerilog Konfigürasyon Sınıfları Randomizasyon
Eğitim UVM Doğrulama
UVM'de Package Kullanımı ve Önemi
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM Doğrulama SystemVerilog Package Kullanımı Testbench Organizasyonu
Eğitim UVM Doğrulama
UVM'de Testbench Top Modülü ve Adder Örneği
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM Doğrulama SystemVerilog Testbench Top Modülü Adder
Eğitim UVM Doğrulama
UVM'de uvm_test Kullanımı ve base_test Örneği
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM Doğrulama SystemVerilog Uvm_test Test Senaryosu
Eğitim UVM Doğrulama
UVM'de uvm_env Kullanımı ve adder_env Örneği
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM Doğrulama SystemVerilog Uvm_env Testbench Yapısı
Eğitim UVM Doğrulama
UVM'de uvm_scoreboard Kullanımı ve Adder Örneği
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM Doğrulama SystemVerilog Uvm_scoreboard Test Sonuçları
Eğitim UVM Doğrulama
UVM'de uvm_agent Kullanımı ve Adder Örneği
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM Doğrulama SystemVerilog Uvm_agent Testbench Yapısı
Eğitim UVM Doğrulama
UVM'de uvm_monitor Kullanımı ve Adder Örneği
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM Doğrulama SystemVerilog Uvm_monitor Coverage
Eğitim UVM Doğrulama
UVM'de uvm_driver Kullanımı ve Adder Örneği
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM Doğrulama SystemVerilog Uvm_driver Stimulus Sürme
Eğitim UVM Doğrulama
UVM'de uvm_sequencer Nedir ve Nasıl Kullanılır?
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM Doğrulama SystemVerilog Uvm_sequencer Stimulus Yönetimi
Eğitim UVM Doğrulama
UVM'de uvm_sequence Kullanımı ve Adder Örneği
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM Doğrulama SystemVerilog Uvm_sequence Stimulus Generation
Eğitim UVM Doğrulama
UVM'de uvm_sequence_item ve Veri Modelleme
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM Doğrulama SystemVerilog Veri Modelleme Uvm_sequence_item
Eğitim UVM Doğrulama
UVM'de Factory Kullanımı
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM Doğrulama SystemVerilog Factory Pattern
Eğitim UVM Doğrulama
UVM'de Phase'lar: Testbench Yaşam Döngüsü
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM Doğrulama SystemVerilog Phase Yönetimi
Eğitim UVM Doğrulama
UVM'de uvm_component Sınıfı
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM Doğrulama SystemVerilog Uvm_component
Eğitim UVM Doğrulama
UVM'de do_ Metodları
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM Doğrulama SystemVerilog Do_ Metodları
Eğitim UVM Doğrulama
UVM'de uvm_object::print(), sprint(), sformat() ve convert2string() Kullanımı
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM Doğrulama SystemVerilog Yazdırma Metodları
Eğitim UVM Doğrulama
UVM Utility Field Makroları
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM Doğrulama SystemVerilog Utility Makroları
Eğitim UVM Doğrulama
UVM'de uvm_object Sınıfı
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM Doğrulama SystemVerilog Uvm_object
Eğitim UVM Doğrulama
UVM Temel Sınıfları
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM Doğrulama SystemVerilog Sınıf Hiyerarşisi
Eğitim UVM Doğrulama
UVM ile Başlarken: Kurulum ve Desteklenen Simülatörler
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM Doğrulama SystemVerilog Simülasyon
Eğitim UVM Doğrulama
UVM'ye Giriş
· loading · loading
Kerim Turak
Eğitim UVM Doğrulama UVM Doğrulama SystemVerilog
Eğitim UVM Doğrulama
SystemVerilog: Covergroups ve Coverage
· loading · loading
Kerim Turak
Eğitim Doğrulama SystemVerilog SystemVerilog Covergroup Coverage Verification
Eğitim Doğrulama SystemVerilog
SystemVerilog: Sınıf Tabanlı Randomization ve Constraints
· loading · loading
Kerim Turak
Eğitim Doğrulama SystemVerilog SystemVerilog Randomization Doğrulama Constraints
Eğitim Doğrulama SystemVerilog
SystemVerilog'da Polymorphism ve Sanallık (Virtuality)
· loading · loading
Kerim Turak
Eğitim Doğrulama SystemVerilog SystemVerilog OOP Nesne Yönelimli Programlama Doğrulama Virtuality
Eğitim Doğrulama SystemVerilog
SystemVerilog'da İleri OOP: Aggregation, Kalıtım ve Daha Fazlası
· loading · loading
Kerim Turak
Eğitim Doğrulama SystemVerilog SystemVerilog OOP Nesne Yönelimli Programlama Doğrulama Sınıflar
Eğitim Doğrulama SystemVerilog
SystemVerilog'da İleri Nesne Yönelimli Programlama: Yapıcılar, Handle'lar ve Statik Üyeler
· loading · loading
Kerim Turak
Eğitim Doğrulama SystemVerilog SystemVerilog OOP Nesne Yönelimli Programlama Doğrulama Sınıflar
Eğitim Doğrulama SystemVerilog
SystemVerilog'da Nesne Yönelimli Programlama
· loading · loading
Kerim Turak
Eğitim Doğrulama SystemVerilog SystemVerilog OOP Nesne Yönelimli Programlama Verification Sınıflar
Eğitim Doğrulama SystemVerilog
SystemVerilog'da Named Events Kullanımı
· loading · loading
Kerim Turak
Eğitim Doğrulama SystemVerilog SystemVerilog IPC Named Events Doğrulama Senkronizasyon
Eğitim Doğrulama SystemVerilog
SystemVerilog'da Mailbox Kullanımı
· loading · loading
Kerim Turak
Eğitim Doğrulama SystemVerilog SystemVerilog IPC Mailboxes Doğrulama Senkronizasyon
Eğitim Doğrulama SystemVerilog
SystemVerilog'da Semaphores Kullanımı
· loading · loading
Kerim Turak
Eğitim Doğrulama SystemVerilog SystemVerilog IPC Semaphores Doğrulama Senkronizasyon
Eğitim Doğrulama SystemVerilog
SystemVerilog'da Süreçler Arası Senkronizasyon ve İletişim
· loading · loading
Kerim Turak
Eğitim Doğrulama SystemVerilog SystemVerilog IPC Doğrulama Semaphores Mailboxes Named Events
Eğitim Doğrulama SystemVerilog
SystemVerilog Rastgeleleştirme – $urandom, randcase ve randsequence
· loading · loading
Kerim Turak
Doğrulama Testbench Tasarımı SystemVerilog Randomizasyon Testbench $Urandom Randcase Randsequence Fonksiyonel Doğrulama
Doğrulama Testbench Tasarımı
SystemVerilog let Kullanımı – RTL ve Assertions için Tekrar Kullanılabilir İfadeler
· loading · loading
Kerim Turak
Doğrulama RTL Tasarımı SystemVerilog Let Assertion Ifadeleri Yeniden Kullanma Testbench RTL
Doğrulama RTL Tasarımı
SystemVerilog Package Kullanımı – Yeniden Kullanılabilir Tipler ve Fonksiyonlar
· loading · loading
Kerim Turak
Donanım Tasarımı Doğrulama SystemVerilog Package Namespace Modüler Tasarım RTL UVM
Donanım Tasarımı Doğrulama
SystemVerilog Clocking Block – Testbench Zamanlama Kontrolü
· loading · loading
Kerim Turak
Doğrulama Donanım Tasarımı SystemVerilog Clocking Block RTL Tasarımı Testbench UVM Zamanlama
Doğrulama Donanım Tasarımı
SystemVerilog Interface – modport ve Clocking Block ile Modüler Bağlantı
· loading · loading
Kerim Turak
Donanım Tasarımı Doğrulama SystemVerilog Interface Modport Testbench RTL Tasarımı Bağlantı
Donanım Tasarımı Doğrulama
SystemVerilog fork...join Yapısı – Paralel İşlem Mantığı
· loading · loading
Kerim Turak
Doğrulama SystemVerilog Fork Join Paralel İşlem Testbench Join_any Join_none
Doğrulama
SystemVerilog Task ve Function Yapıları
· loading · loading
Kerim Turak
Donanım Tasarımı Doğrulama SystemVerilog Task Function RTL Tasarımı Testbench Yeniden Kullanılabilirlik
Donanım Tasarımı Doğrulama
SystemVerilog'da Blocking ve Non-Blocking Atamalar – Farklar ve En İyi Kullanım
· loading · loading
Kerim Turak
Donanım Tasarımı SystemVerilog Blocking Non-Blocking RTL Tasarımı Simülasyon Always Bloğu
Donanım Tasarımı
SystemVerilog Koşullu Yapılar – if-else, case, unique ve priority
· loading · loading
Kerim Turak
Donanım Tasarımı Doğrulama SystemVerilog Koşullu Mantık If-Else Case Unique Priority
Donanım Tasarımı Doğrulama
SystemVerilog Döngüler ve Kontrol Akışı – for, while, foreach, repeat, break
· loading · loading
Kerim Turak
Donanım Tasarımı Doğrulama SystemVerilog Döngüler Kontrol Akışı Testbench RTL Tasarımı Break/Continue
Donanım Tasarımı Doğrulama
SystemVerilog Struct, Union ve Typedef Kullanımı – Kullanıcı Tanımlı Veri Tipleri
· loading · loading
Kerim Turak
Donanım Tasarımı Doğrulama SystemVerilog Struct Union Typedef Veri Modelleme RTL Tasarımı
Donanım Tasarımı Doğrulama
SystemVerilog Diziler
· loading · loading
Kerim Turak
Donanım Tasarımı Doğrulama SystemVerilog Diziler Packed Dinamik Dizi Kuyruk (Queue) Testbench
Donanım Tasarımı Doğrulama
SystemVerilog always_ff, always_comb ve always_latch Farkları – Güvenli RTL Kodlama
· loading · loading
Kerim Turak
Donanım Tasarımı SystemVerilog Always_ff Always_comb RTL Tasarımı Sıralı Mantık Latch Yapısı
Donanım Tasarımı
SystemVerilog Modülleri – Yapı, Örnekleme ve RTL İçin En İyi Uygulamalar
· loading · loading
Kerim Turak
Donanım Tasarımı SystemVerilog Modül RTL Tasarımı Always_ff Parametre Modül Çağırma
Donanım Tasarımı
SystemVerilog Boyutsuz Literaller
· loading · loading
Kerim Turak
Donanım Tasarımı SystemVerilog Literal RTL Tasarımı Başlatma Sentezleme Reset Mantığı
Donanım Tasarımı
SystemVerilog Enum Veri Tipi
· loading · loading
Kerim Turak
Donanım Tasarımı Doğrulama SystemVerilog Enum Durum Makinesi RTL Tasarımı Testbench Hata Ayıklama
Donanım Tasarımı Doğrulama
SystemVerilog String Veri Türü
· loading · loading
Kerim Turak
Doğrulama SystemVerilog String Testbench Simülasyon Dosya I/O Sentezlenemez
Doğrulama
UVM
· loading · loading
Kerim Turak
Eğitim Doğrulama SystemVerilog UVM SystemVerilog Doğrulama Testbench Assertion Coverage
Eğitim Doğrulama SystemVerilog
SystemVerilog Logic Veri Türü
· loading · loading
Kerim Turak
Donanım Tasarımı Doğrulama SystemVerilog Logic RTL Tasarımı Verilog Sentezleme Net vs Değişken
Donanım Tasarımı Doğrulama
SystemVerilog Veri Türleri
· loading · loading
Kerim Turak
Donanım Tasarımı Doğrulama SystemVerilog Verilog RTL Tasarımı Veri Tipleri Sentezleme Simülasyon
Donanım Tasarımı Doğrulama
SystemVerilog Giriş
· loading · loading
Kerim Turak
Donanım Tasarımı Doğrulama SystemVerilog Verilog RTL Tasarımı UVM Donanım Doğrulama IEEE 1800
Donanım Tasarımı Doğrulama