Kerim Turak

SystemVerilog'da Property Reuse: Parametreler, Argümanlar ve Assertion Binding

SystemVerilog'da cover directive kullanımı ve functional coverage

SystemVerilog Assertionlar: Delay, Repetition ve Status

UVM RAL Modeli ile Sequencer ve Monitor Bağlantısı

SystemVerilog Sequence, Sequence Implication ve Kullanımı

UVM RAL Predictor Kullanımı: Register Modelini Senkronize Tutma

SystemVerilog Assertions: Same Cycle ve Next Cycle İmplication

UVM RAL Register Modeli Oluşturma ve UVM Ortamına Entegrasyonu

SystemVerilog'da Concurrent Assertions Kullanımı

UVM RAL Register API Kullanımı: Frontdoor ve Backdoor Erişim

Immediate Assertion

UVM RAL: Bellek, Adres Haritası ve Daha Fazlası

SystemVerilog'da Boolean İfadeler ve Assertion Kullanımı

UVM RAL (Register Abstraction Layer) Kullanımı ve Özellikleri

SystemVerilog Assertion (SVA) Nedir ve Neden Kullanılır?

UVM'de TLM Socket Kullanımı ve Örnek Kod

UVM'de _decl Makrosu Kullanımı

UVM'de TLM FIFO, Analysis Port ve _decl Makrosu Kullanımı

UVM'de Blocking ve Non-blocking Put/Get Port Kullanımı

UVM'de Transaction-Level Modeling (TLM) Nedir?

UVM'de Virtual Sequence, Virtual Sequencer, Sequence Library ve Sequence Arbitration

UVM'de Sequence Başlatma Yöntemleri

UVM'de uvm_subscriber Kullanımı

UVM'de Konfigürasyon Sınıfları Kullanımı

UVM'de Package Kullanımı ve Önemi

UVM'de Testbench Top Modülü ve Adder Örneği

UVM'de uvm_test Kullanımı ve base_test Örneği

UVM'de uvm_env Kullanımı ve adder_env Örneği

UVM'de uvm_scoreboard Kullanımı ve Adder Örneği

UVM'de uvm_agent Kullanımı ve Adder Örneği

UVM'de uvm_monitor Kullanımı ve Adder Örneği

UVM'de uvm_driver Kullanımı ve Adder Örneği

UVM'de uvm_sequencer Nedir ve Nasıl Kullanılır?

UVM'de uvm_sequence Kullanımı ve Adder Örneği

UVM'de uvm_sequence_item ve Veri Modelleme

UVM'de Factory Kullanımı

UVM'de Phase'lar: Testbench Yaşam Döngüsü

UVM'de uvm_component Sınıfı

UVM'de do_ Metodları

UVM'de uvm_object::print(), sprint(), sformat() ve convert2string() Kullanımı

UVM Utility Field Makroları

UVM'de uvm_object Sınıfı

UVM Temel Sınıfları

UVM ile Başlarken: Kurulum ve Desteklenen Simülatörler

UVM'ye Giriş

SystemVerilog: Covergroups ve Coverage

SystemVerilog: Sınıf Tabanlı Randomization ve Constraints

SystemVerilog'da Polymorphism ve Sanallık (Virtuality)

SystemVerilog'da İleri OOP: Aggregation, Kalıtım ve Daha Fazlası

SystemVerilog'da İleri Nesne Yönelimli Programlama: Yapıcılar, Handle'lar ve Statik Üyeler

SystemVerilog'da Nesne Yönelimli Programlama

SystemVerilog'da Named Events Kullanımı

SystemVerilog'da Mailbox Kullanımı

SystemVerilog'da Semaphores Kullanımı

SystemVerilog'da Süreçler Arası Senkronizasyon ve İletişim

SystemVerilog Rastgeleleştirme – $urandom, randcase ve randsequence

SystemVerilog let Kullanımı – RTL ve Assertions için Tekrar Kullanılabilir İfadeler

SystemVerilog Package Kullanımı – Yeniden Kullanılabilir Tipler ve Fonksiyonlar

SystemVerilog Clocking Block – Testbench Zamanlama Kontrolü

SystemVerilog Interface – modport ve Clocking Block ile Modüler Bağlantı

SystemVerilog fork...join Yapısı – Paralel İşlem Mantığı

SystemVerilog Task ve Function Yapıları

SystemVerilog'da Blocking ve Non-Blocking Atamalar – Farklar ve En İyi Kullanım

SystemVerilog Koşullu Yapılar – if-else, case, unique ve priority

SystemVerilog Döngüler ve Kontrol Akışı – for, while, foreach, repeat, break

SystemVerilog Struct, Union ve Typedef Kullanımı – Kullanıcı Tanımlı Veri Tipleri

SystemVerilog Diziler

SystemVerilog always_ff, always_comb ve always_latch Farkları – Güvenli RTL Kodlama

SystemVerilog Modülleri – Yapı, Örnekleme ve RTL İçin En İyi Uygulamalar

SystemVerilog Boyutsuz Literaller

SystemVerilog Enum Veri Tipi

SystemVerilog String Veri Türü

RISC-V

UVM

SystemVerilog Logic Veri Türü

SystemVerilog Veri Türleri

SystemVerilog

Verilog

SystemVerilog Giriş

Verilog RTL Tasarım ve Testbench En İyi Uygulamaları

Verilog VCD: Simülasyon Analizi İçin Dalga Formu Kaydı

Verilog Ad Alanları: Kapsam ve Modülerliği Anlamak

Verilog Komut Satırı Girişi: Testbench Kontrolü İçin $plusargs

Verilog Derleyici Direktifleri ve Makrolar: Koşullu Derleme ve Kod Tekrarı

Verilog Sentezi: RTL'den Kapı Seviyesi Netlist'e

Verilog Hiyerarşik Referans: Dahili Sinyallere Erişim

Verilog Sistem Fonksiyonları ve Görevleri: Simülasyon İçin

Verilog Gecikme Kontrolleri: #Gecikme, @Olay, Bekleme

Verilog Simülasyon Temelleri ve Testbench Tasarımı

Verilog Task ve Function: HDL'de Yeniden Kullanılabilir Mantık

Verilog Parametreleri: Modülleri Yeniden Kullanılabilir ve Yapılandırılabilir Kılmak

Verilog Sözdizimi Genel Bakış: Dijital Tasarım Temelleri

Verilog Blocking vs. Non-Blocking Atamalar

Verilog Atamaları: Prosedürel ve Sürekli Atama Farkları

Verilog generate Bloğu: Parametrik Donanım Tasarımı

Verilog Kontrol Akışı: if, case, Döngüler ve RTL Kuralları

Verilog initial Bloğu: Testbench ve Simülasyon Temelleri

Verilog Modülleri, Portları, Atamaları ve En İyi Uygulamaları

Verilog Veri Tipleri, Mantık Değerleri ve Diziler Açıklamalı

Donanım Tasarımında Soyutlama Seviyeleri