👋 Axolot Logic’e Hoş Geldiniz

#

Axolot Logic, Verilog ve SystemVerilog gibi donanım tanımlama dilleri üzerine kapsamlı Türkçe içerikler sunan kişisel bilgi kaynağınızdır. FPGA/ASIC tasarımı, RTL metodolojileri ve testbench doğrulama üzerine rehberlerle dolu.

📚 Neler Öğreneceksiniz?

#

🧬 Verilog & SystemVerilog temelleri
🔁 Simülasyon ve waveform analizi
🧪 Testbench ve UVM yapıları
⚙️ RTL kodlama ve tasarım soyutlama seviyeleri
📐 Güç verimli, sentezlenebilir donanım kodları

🚀 Başlangıç Noktası

#

İlgini çeken seriye göz atarak başlayabilirsin:

graph LR
    A(["⚡️Verilog HDL Serisi"]) --> B(["📈SystemVerilog Tasarımı"])
    B --> C(["🚀Doğrulama ve UVM"])

    click A href "/tutorials/verilog/" "Verilog Dersleri" _blank
    click B href "/tutorials/systemverilog_design/" _blank
    click C href "/tutorials/systemverilog_verification/" _blank

    style A fill:#facc15,stroke:#111,stroke-width:1px
    style B fill:#60a5fa,stroke:#111,stroke-width:1px
    style C fill:#34d399,stroke:#111,stroke-width:1px